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Software Development

verilog or very lag 系列

verilog基本觀念
Gate-Level Modeling
Dataflow Modeling
Behavioral Modeling
for迴圈在verilog中如何使用
Blocking VS non-blocking
模組化及輸入輸出
Tasks & Functions
4種基本protocol
Latch是甚麼?如何避免?
什麼是可綜合?
快速乘法器(Booth演算法)
線性收斂除法器
2次收斂除法器
Cordic演算法
Pipeline加法器

鐵人鍊成 | 共 30 篇文章 | 5 人訂閱 訂閱系列文 RSS系列文 團隊NTUST HIS_LAB 有點東西
DAY 11

【Day11】Function & Task

很多人對於 Function 以及 Task 有點混亂,這篇將帶你搞懂他們~ 共有的特色 他們都會寫在 Module 內而不是外面。 都不能使用 wire...

2021-09-26 ‧ 由 jay_0314 分享
DAY 12

【Day12】Latch的生成條件以及如何避免(上)

什麼是 Latch ? 前幾篇在 if-else 以及 case 語句時有提到 latch,那什麼是 latch 呢? latch 又俗稱"鎖存器&q...

2021-09-27 ‧ 由 jay_0314 分享
DAY 13

【Day13】Latch 的生成條件以及如何避免(下)

Latch 的生成條件 上一篇講解了什麼是 latch,其又與 flip-flop 差在哪,也解釋了我們要去避免它的原因,那麼這篇將會告訴你有哪幾種情況會產生...

2021-09-28 ‧ 由 jay_0314 分享
DAY 14

【Day14】verilog 中的可綜合語句

我們都知道 verilog 是一種硬體描述語言,所以目的就是要能綜合出實際的電路,但實際上在 verilog 中並不是所有語句都是可綜合的,因為有些語句是用來...

2021-09-29 ‧ 由 jay_0314 分享
DAY 15

【Day15】狀態機的撰寫

什麼是狀態機呢? 狀態機,其實是有限狀態機(finite-state machine(FSM))的簡稱,字面上來看可以知道它是有有限個狀態,並且可以按照著特定的...

2021-09-30 ‧ 由 jay_0314 分享
DAY 16

【Day16】TestBench 的撰寫技巧

透過 Verilog 完成一個具有特定功能的電路後,並不代表你的工作已經完成了,TestBench(tb) 在電路設計中也是一個非常重要的環節,往往驗證電路所...

2021-10-01 ‧ 由 jay_0314 分享
DAY 17

【Day17】Uart_TX 狀態機的實現

Uart 是什麼? UART(Universal Asynchronous Receiver/Transmitter),是一種非同步的傳輸協定,非同步傳輸的意思...

2021-10-02 ‧ 由 jay_0314 分享
DAY 18

【Day18】Uart_TX 的實現

既上一篇我們設計了 Uart_TX 的狀態機,我們今天要來引用狀態機模塊來實現這個 Uart_TX 的模塊。 先來看看這個模塊該有哪些輸入輸出腳: 輸入: c...

2021-10-03 ‧ 由 jay_0314 分享
DAY 19

【Day19】SPI 狀態機的實現

SPI是什麼? SPI(Serial Peripheral Interface),是一種同步的傳輸協定,主要應用於單晶片系統中。類似 I2C(之後會提到),它的...

2021-10-04 ‧ 由 jay_0314 分享
DAY 20

【Day20】SPI的實現

上一篇我們設計了 SPI 的狀態機,那麼我們今天要來引用 SPI 狀態機模塊來實現整個 SPI 的模塊,並撰寫 testbench 來驗證電路的正確性。 先來看...

2021-10-05 ‧ 由 jay_0314 分享