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2024 iThome 鐵人賽
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佛心分享-SideProject30

RISC-V CPU 設計與實作 系列

學習 RISC-V 的指令及架構,並嘗試利用 Verilog 設計出一個 CPU

參賽天數 2 天 | 共 6 篇文章 | 1 人訂閱 訂閱系列文 RSS系列文
DAY 1

[Day 01] RISC-V 簡介

在細談 RISC-V 之前,我們先了解一下甚麼是 RISC ? RISC & CISC 中央處理器 (CPU) 的設計大致可以分成兩類:精簡指令集電腦...

2024-09-15 ‧ 由 chmh0624 分享
DAY 2

[Day 02] IC 設計流程

從最開始的架構發想、電路設計到 layout 的生成都是一個 IC 設計必備的流程。至於有哪些呢?我們往下說下去。 系統規格 首先我們要先決定這個 IC 的定位...

2024-09-16 ‧ 由 chmh0624 分享
DAY 2

[Day 03] 淺談 Verilog

Verilog 是 IC 設計中必備的工具或說是語言。認識 Verilog 之前,我們要先知道並非所有的語法都可以用來設計電路,部分的語法是用來「模擬」電路的。...

2024-09-18 ‧ 由 chmh0624 分享
DAY 2

[Day 04] Verilog 與 循序電路

數位電路大致上分成 2 種,組合電路 (Combinational Circuit) 和循序電路 (Sequential Circuit)。 當一個電路通電,組...

2024-09-21 ‧ 由 chmh0624 分享
DAY 2

[Day 05] Blocking & Nonblocking

大家可會好奇,同樣是賦值,為什麼會有 <=, = 的區別呢?這就要提到 blocking 和 nonblocking 的概念。 先給一個 Pseudoco...

2024-09-21 ‧ 由 chmh0624 分享
DAY 2

[Day 06] Simulation with Icarus Verilog

前面的篇幅大致說明了基本的 Verilog 語法,如果想要認識更多內容可以參考筆者寫的 數位IC起手式 ,裡面記載我在學習 Verilog 的學習過程和思路,相...

2024-09-24 ‧ 由 chmh0624 分享