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目前在寫一份 design,主要運作內容是在一個 cycle 內將一份 64bits 進行數值為1的位址例如: 10111001 經過轉換完變 0,2,3,4,7 的數列
RTL撰寫目前目前以組合邏輯電路去實現如下.但拿去合成時會發現timing latch loop問題,知道大概問題點出在計數的地方,看過網上有很多解決方法, 但總沒頭緒起手,想請問此問題高手會怎麼解決
目前為verilog初學者, 盡量給出建議沒關係謝謝!!
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