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2018 iT 邦幫忙鐵人賽
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Verilog 從放棄到有趣 系列

藉由這次的鐵人賽能在這不間段的三十天內,介紹verilog給大家,剛開始接觸這套語言時,常常使用上會遇到很多問題,尤其是學過C語言之後會有先入為主的觀念,所以再來接觸verilog時常常會東錯西錯,然後又不知道自己錯在哪,所以剛學沒多久就會開始厭倦,然後放棄,但如果真正暸解之後其實不但不會排斥,還會覺得其實還蠻有趣的,希望剛學verilog的人在看完這三十天介紹後能對這套語言有更多的認識.

鐵人鍊成 | 共 30 篇文章 | 98 人訂閱 訂閱系列文 RSS系列文
DAY 11

[Day11]組合邏輯電路

今天要來介紹之前所提過的 組合邏輯電路(Combinational Circuits) ,先來看看什麼是組合邏輯電路,參考一下下圖: 這邊可以看到圖中,一個完...

2017-12-22 ‧ 由 Sheng 分享
DAY 12

[Day12]循序邏輯電路

今天要來介紹 循序邏輯電路(Sequential Circuit) ,根據定義來說,就是output的值會根據之前的input跟當前的input去做改變,這樣講...

2017-12-23 ‧ 由 Sheng 分享
DAY 13

[Day13]blocking

今天要來講一下verilog兩種不同的給值的方式,分別為blocking & nonblocking,這兩種給值的方式經常讓剛學verilog的人很頭痛...

2017-12-24 ‧ 由 Sheng 分享
DAY 14

[Day14]nonblocking

今天要繼續昨天的主題,也就是blocking跟nonblocking介紹,今天多加一個元素,就是clock,大家應該會好奇如果把clock跟blocking&a...

2017-12-25 ‧ 由 Sheng 分享
DAY 15

[Day15]有限狀態機1/2

今天要來介紹 有限狀態機(Finite State Machine) 簡稱FSM,為什麼要介紹這個呢,因為FSM在verilog扮演一個非常重要的角色,當你在寫...

2017-12-26 ‧ 由 Sheng 分享
DAY 16

[Day16]有限狀態機2/2

昨天介紹完 有限狀態機(Finite State Machine) 之後,今天來用一個電路實作給大家看,題目就是費伯納西數列(Fibonacci number)...

2017-12-27 ‧ 由 Sheng 分享
DAY 17

[Day17]Coding Style 1/2

今天開始幾天會來分享一些coding style,並舉大量的例子,在一些例子當中或許有些是我自己的習慣,不過也分享給大家,如果有不同的觀點也歡迎大家分享. 那這...

2017-12-28 ‧ 由 Sheng 分享
DAY 18

[Day18]Coding Style 2/2

今天繼續延續昨天的主題吧,培養一個好的coding習慣真的是非常重要,這兩天還特地翻一下當初寫的code,要不是事先知道題目,還真的不知道自己在寫什麼,不過翻翻...

2017-12-29 ‧ 由 Sheng 分享
DAY 19

[Day19]何謂Latch?

今天要來跟大家分享電路的儲存裝置,一個是Latch,一個是Flip-Flop,首先給大家看一下一個位元Latch的電路圖以及真值表,有學過數位邏輯的應該都有看過...

2017-12-30 ‧ 由 Sheng 分享
DAY 20

[Day20]泡沫排序法

今天想來跟大家分享泡沫排序法(Bubble Sort),先來看一下維基百科的pseudo code: function bubble_sort (array,...

2017-12-31 ‧ 由 Sheng 分享