鐵人檔案
verilog基本觀念
Gate-Level Modeling
Dataflow Modeling
Behavioral Modeling
for迴圈在verilog中如何使用
Blocking VS non-blocking
模組化及輸入輸出
Tasks & Functions
4種基本protocol
Latch是甚麼？如何避免？
什麼是可綜合？
快速乘法器(Booth演算法)
線性收斂除法器
2次收斂除法器
Cordic演算法
Pipeline加法器
Verilog 是什麼？ Verilog 是一種硬體描述語言（Hardware Description Language, HDL），用於數位電路的系統設計，是...
Verilog 電路基本架構 舉個簡單電路的例子： module adder( a, b, c ); input a; //輸入埠 敘述 i...
資料型態 值 意義 0 低電位（邏輯0） 1 高電位（邏輯1） Z 高阻抗（High Impendence ） X 未知的值（(Unk...
各種進制表示法 <位元長度> ’ <b、o、d、h> <數值> 位元長度：以十進制表示幾個bit數 進制表示：二進制（b...
一些基本邏輯閘 圖片出處 語法 <邏輯閘種類> <邏輯閘命名> (output, in1, in2); 邏輯閘種類：AND、OR、...
算術運算子 運算子 說明 + 加法 - 減法 * 乘法 ** 次方 / 除法 % 取餘數 在這裡的 "/&qu...
always block always 若超過一行要用 begin、end 包起來。 always 內的變數若要賦值（等號左邊的變數）必須是 reg 型態，而...
for-loop 在 C/C++ 語言中，我們經常用到 for 迴圈語句，但在 Verilog 中 for 語句的使用上會有很大的區別。 Verilog 的 f...
Blocking vs Non-Blocking 在寫一般軟體語言時，都與 Verilog 中的 blocking 語句相同，是一行一行由上至下執行的，但 ve...
模組 在一個 .V 檔案裡面，可以有很多個 module，但是 Top Module 只會有一個，所以檔名必須以 Top Module.v 來命名來辨別 Top...
