verilog中的陣列

verilog array

js050233 2020-04-30 23:34:12 ‧ 15549 瀏覽

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/* 宣告 /
integer [7:0] A [3:0]; // A為4個8bit的integer
reg B [3:0] [15:0]; // C為416個1bit的reg
reg [7:0] C [3:0] [15:0]; // C為4*16個8bit的reg

/* 使用 */
A[3] = 0; // 清除A陣列中第3個元素(內含8bit)
A = 0; // 把陣列全部清空
B[1][0] = 1; // 設定B陣列中[1][0]的元素為1
B[1] = 0; // 將[1][0]到[1][255]的元素都設為0
C[0][0][3:0] = 4b’0010; // 設定位置[0][0]的低4bit為0010
C[2][8][5] = 1 ; // 設定位置[2][8]的第5bit為1

在"使用"的第4行寫到:B[1] = 0; // 將[1][0]到[1][255]的元素都設為0
請問這邊為何不是:將[1][0]到[1][15]的元素都設為0，而是255呢?
謝謝!