鐵人檔案
上半年與 Verilog 還有 FPGA 板密著接觸一學期，從恐懼變到愛，再落入深坑當中。
借由這三十天，整理從初學開始的經驗與感想，分享一些過程的筆記與心得。
緣起 大家好，我是 hydai（讀作海帶），上學期是我第一次接觸到 Verilog 這個語言以及讓人又愛又恨的 FPGA 板，這是個無底的大坑，是沉迷不止的追求...
主角介紹 Verilog 是一個硬體描述語言，白話一點來講就是可以用一些語法來呈現一個硬體的結構。透過一層層抽象的方式，讓我們不用再回到用基本邏輯單元來湊東西。...
環境重要嗎?A? 要開始學會一套語言之前，環境是很重要的部分，如果沒有一個執行環境，沒辦法執行或是除錯，那麼學得再怎麼好也無用武之地了。因此， hydai 要在...
Design & Testbench 比起畫硬體結構來看，Verilog 算是個程式語言，我個人覺得裏頭的概念有平行程式（因為電一來全部的模組都會開始動...
用 MUX 當作例子 MUX 是很常見的東西，通常在選擇的時候都會有他的身影，先簡單介紹一下它的功能（以 1-bit 為例子）：...
