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2018 iT 邦幫忙鐵人賽
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Verilog 從放棄到有趣 系列

藉由這次的鐵人賽能在這不間段的三十天內,介紹verilog給大家,剛開始接觸這套語言時,常常使用上會遇到很多問題,尤其是學過C語言之後會有先入為主的觀念,所以再來接觸verilog時常常會東錯西錯,然後又不知道自己錯在哪,所以剛學沒多久就會開始厭倦,然後放棄,但如果真正暸解之後其實不但不會排斥,還會覺得其實還蠻有趣的,希望剛學verilog的人在看完這三十天介紹後能對這套語言有更多的認識.

鐵人鍊成 | 共 30 篇文章 | 53 人訂閱 訂閱系列文 RSS系列文
DAY 1

達標好文 [Day1]什麼是verilog?

什麼是verilog? Verilog是一種硬體描述語言(Hardware Description Language),簡單來說就是透過寫程式的方式來描述硬體的...

2017-12-12 ‧ 由 Sheng 分享
DAY 2

[Day2] tool安裝

今天先教大家安裝會用到的工具,如果有玩過FPGA應該都知道Xilinx這間公司,我們要用的工具就是Xilinx所提供的Vivado 2017.3這套軟體,因為這...

2017-12-13 ‧ 由 Sheng 分享
DAY 3

[Day3]verilog 基本宣告

今天開始的幾天,要來跟大家分享verilog語法,分享語法的過程中會用一些圖解的方式呈現,也就是說用把一些語法轉換成邏輯電路,好讓大家在寫的同時能知道自己寫的程...

2017-12-14 ‧ 由 Sheng 分享
DAY 4

[Day4]always block運作

今天要來跟大家分享的是always block的行為,首先先跟大家說一下一些注意的事項,寫在always裡面的變數必須是宣告成reg的形式,這昨天有提醒過,接下...

2017-12-15 ‧ 由 Sheng 分享
DAY 5

[Day5]if..else & case

今天開始的幾天要來跟大家分享語法,那今天要講的是比較偏向於判斷式的使用,首先先來介紹: if… else… ,使用方式跟C語言很像,舉個例子: always@(...

2017-12-16 ‧ 由 Sheng 分享
DAY 6

[Day6]for loop

今天要來跟大家分享的是for loop這個語法,大家一定都知道這語法,但在verilog的使用上會跟一般在C的使用方式會有大大的不同,所以使用前一定要瞭解他的規...

2017-12-17 ‧ 由 Sheng 分享
DAY 7

[Day7]表示式以及運算元

今天要來介紹verilog的表示式以及運算元,verilog的表示式其實剛接觸時蠻令人霧煞煞的,所以想先來介紹一些表示式的用法,先來看一行給值的方法. wire...

2017-12-18 ‧ 由 Sheng 分享
DAY 8

[Day8]testbench 1/3

前幾天大致上把語法介紹差不多了,會用到的大致上就那些,如果以後有用到一些比較特殊的語法會在介紹,或者說如果有讀者想要瞭解其他沒有介紹的語法也歡迎留言,我會在留言...

2017-12-19 ‧ 由 Sheng 分享
DAY 9

[Day9]testbench 2/3

今天要繼續來跟大家分享testbench的相關寫法,相信大家應該對testbench有一定瞭解了,但如果要驗證較複雜的電路,testbench也要設計得更完善,...

2017-12-20 ‧ 由 Sheng 分享
DAY 10

[Day10] testbench3/3

今天要來幫testbench做結尾拉,把一些常用沒有提到的功能在分享一下,然後後面會跟大家說一下一個完整的testbench該怎麼下手. 前兩天在跑模擬的時候,...

2017-12-21 ‧ 由 Sheng 分享