鐵人檔案
#開頭 您好~ 我是北上提督 謝謝您們點進來看這次的文章是非常入門的說明，大致上預計會講解 2~3個電路而已我也是 Verilog 的丁提，但是既然開啟了這個...
#軟體安裝目前我推薦使用的軟體是Vivado，其實不用找最新的找個小一點的來測試就好安裝網址: https://china.xilinx.com/support...
昨天我們的裝備已經有 and、nand、or、nor 和 xor、xnor 今天來一下 NOT(Inverter) 跟 Buf(YES) 老樣子 我們先假設:輸...
我們終於要踏上Vivado的海域了，一起裝載九三式氧推進魚雷出發吧 安裝 Verilog 我推薦一個寫的非常好的Sheng大大在2018年鐵人賽的文章，最近在...
我們先講解 我們剛開始設定名字時叫 And_gate1 module 所以程式一開始設定會長這樣module 就是 一塊具有特定功能的電路區塊，而這模組叫...
一般來說 tb 就是要測試這個function對不對 這篇文章就是要測試一下昨天寫的 module And_gate1(A,B,Out1); 昨天寫了一個 所以...
目前講到的 Gate 有6 種 其實 verlog 就有內建這幾個功能And-Gate → and(output1,input1,input2)Or-Gate...
我們來講講一些數字的講法吧比如說: 14 = 0x0E = { 4'b1110 } 4'b1110 就是 bin 的表示法4是指 4個 bit ，然後分別是:b...
我覺得到 always 就可以開始寫一些有趣的事情了 一樣我們先從簡單的開始說起 always的用法 舉個例子 always@( 事件1 )begin行為描述...
阻隔指定就是指 具有順序性的信號改變立即更新 輸出信號 = 輸入信號邏輯組合 非阻隔指定就是指 具有同時性的關係 輸出信號 <= 輸入信號邏輯組...
