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北上提督 (RobinHsieh)
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成功大學光電科學與工程學系
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2022 iThome 鐵人賽
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Software Development

超簡單的 Verilog 入門講解 系列

Verilog 最基礎的思維方式跟想法說明

鐵人鍊成 ｜ 共 30 篇文章 ｜ 4 人訂閱 訂閱系列文 RSS系列文
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DAY 11

[Day 11] Verilog E-1 難度丁 P1王點的消血2.5 - always@(事件1 or ....) 3. RESET (非阻隔指定)

非阻隔指定就是指 具有同時性的關係 輸出信號 <= 輸入信號邏輯組合 回到剛剛的範例 module Test2_always1(reset,A,B...

2022-09-24 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 12

[Day 12] Verilog E-1 難度丁 P1王點斬殺1 - 時序組合

時序組合的電路大概長這樣 第 1 步 簡單想想 EN是開關 Clk時序 就是 clock Out1 輸出資料 由 reg輸出 我們先從程式 寫來看看...

2022-09-25 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 13

[Day 13] Verilog E-1 難度丁 P1王點斬殺2 - tb1 時序組合 (clk 的 tb)

我們這次來測試 Day 12 的tb1 第1步: Day 12 的程式碼 之前Day 12 的程式碼 module Clk_Add1(reset1,clk...

2022-09-26 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 14

[Day 14] Verilog E-1 難度丁 P2海域的探路 - always、reset、 case

我們的第一個電路已經講完了 第一個電路: 再到下一個電路之前，我想先講講 case 在簡單的架構中 reg 就需要 reset一旦跳出 reset之後 簡單的例...

2022-09-27 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 15

[Day 15] Verilog E-1 難度丁 P2海域的探路2 - 位元移位 << , >>

我們在探個路一下 講講接下來可能會用到的東西 我用個 PPT 畫個圖 assign out1 = A &lt;&lt; 1 ; assign out1 =...

2022-09-28 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 16

[Day 16] Verilog E-1 難度丁 P2海域的解謎1 - 序向邏輯電路設計 (概念想法)

我記得一開始有講，我覺得 Verilog 是一個畫圖軟體(PS 昨天說要畫圖，想一想推到後面再說) 今天沒有要開 Vivado 我們講講下幾天要做的事情 P2海...

2022-09-29 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 17

[Day 17] Verilog E-1 難度丁 P2海域的解謎2 - Rs232訊號協議(分析題目 1)

今天來講個題目，那就是收 Rs232的訊號，鮑率我們就設定 115200 ，clk速度 24MHz 我們先來看看訊號大概長怎樣 沒訊號時 都還沒訊號時，一...

2022-09-30 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 18

[Day 18] Verilog E-1 難度丁 P2海域的解謎3 - Rs232訊號協議(匯出圖形1)

我們來匯出圖形吧 題目: Rs232的訊號，鮑率我們就設定 115200 ，clk速度 24MHz 老樣子設計上幾個重點: 有一個 Reg 主要是 RS232...

2022-10-01 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 19

[Day 19] Verilog E-1 難度丁 P2海域的解謎4 - Rs232訊號協議(列出狀態表1)

題目: Rs232的訊號，鮑率我們就設定 115200 ，clk速度 24MHz 現在來寫狀態列表:就是 reg 的 Case 的狀態分為 我們先要想要怎麼分...

2022-10-02 ‧ 由 北上提督 (RobinHsieh) 分享
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DAY 20

[Day 20] Verilog E-1 難度丁 P2海域的解謎5 - Rs232訊號協議(選擇 Reg、設計初始化)

選擇 Reg 繼續之前的題目題目: Rs232的訊號，鮑率我們就設定 115200 ，clk速度 24MHz 其實這題一開始就講到了 Reg 就是 Rs23...

2022-10-03 ‧ 由 北上提督 (RobinHsieh) 分享
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