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超簡單的 Verilog 入門講解系列

Verilog 最基礎的思維方式跟想法說明

鐵人鍊成｜共 30 篇文章｜ 4 人訂閱訂閱系列文 RSS系列文

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DAY 21

[Day 21] Verilog E-1 難度丁 P2海域的消血1 - Rs232訊號協議等待到Start (設計輸出1 )

[Day 17] 時有講到那一個訊號有幾個 Clk呢:(訊號是 1/115200 秒) / (一個 clk是 1/24M 秒) = 24M/115200 =...

2022-10-04 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 22

[Day 22] Verilog E-1 難度丁 P2海域的消血2 - Rs232訊號協議 Data delay 再講一次 ( 設計輸出1.5 )

仔細講一下 Data_Previous1 <= Data1; 我們來寫個範例設計上來講就是一個輸出 Out1<=Date; module...

2022-10-05 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 23

[Day 23] Verilog E-1 難度丁 P2海域的消血3 - Rs232訊號協議讀取第一個資料 b0 ( 設計輸出2 )

回到 Day21 的程式碼 module Rs232_test1(Data1,clk,reset1,Out1,En_out); input Data1,res...

2022-10-06 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 24

[Day 24] Verilog E-1 難度丁 P2海域的消血4 - Rs232訊號協議讀取第一個資料 b0~b7 ( 設計輸出3 )

狀態3 b0 的設定昨天講到狀態3 b0 的設定 3: begin if(Count_clk >= 287 ) b...

2022-10-07 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 25

[Day 25] Verilog E-1 難度丁 P2海域的消血5 - Rs232訊號協議 default ( 設計輸出4 )

昨天講到狀態 12 default 的意義是，如果都不到全部Case上，那就會進這裡所以以防萬一，我們應該又把他，設定為跑回 State1 <= 0;...

2022-10-08 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 26

[Day 26] Verilog E-1 難度丁 P2海域的斬殺1 - Rs232訊號協議 TB設計(TB的初始框架)

老樣子從昨天寫的程式開始程式碼如下: module Rs232_test1(Data1,clk,reset1,Out1,En_out); input Data1...

2022-10-09 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 27

[Day 27] Verilog E-1 難度丁 P2海域的斬殺2 - Rs232訊號協議 TB設計2(計算輸入資料的 clk數量)

回到昨天的程式碼 module tb1(); reg Data_tb1; reg clk_tb1; reg reset_tb1; Wire[7:0] Ou...

2022-10-10 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 28

[Day 28] Verilog E-1 難度丁 P2海域的斬殺3 - Rs232訊號協議 TB設計3(初始化輸入數據)

我們要先來設計一個訊號，隨便寫一個吧最前面為 16個 High，所以就是 16'b1111111111111111 簡化一點好了用 Hex寫 16'hfff...

2022-10-11 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 29

[Day 29] Verilog E-1 難度丁 P2海域的斬殺4 - Rs232訊號協議 TB設計4(設計右移)

一樣昨天的 TB 繼續 module tb1(); //Data_tb1改為Wire Wire Data_tb1; reg clk_tb1; reg rese...

2022-10-12 ‧ 由北上提督 (RobinHsieh) 分享

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DAY 30

[Day 30] Verilog E-1 難度丁 - P2 結尾

感謝看到這的，希望對觀看的各位有些心得跟想法(應該有看到寫錯一堆東西... 我會慢慢修正) Verilog 的最初的想法就是幾個想清楚題目是甚麼將它畫出來...

2022-10-13 ‧ 由北上提督 (RobinHsieh) 分享

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