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2023 iThome 鐵人賽
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Software Development

數位 IC 設計起手式 系列

近期在學校剛修完數位電路相關課程,發覺這個領域的有趣之處,便在暑假期間著手研究 Verilog HDL。在30天的鐵人賽,我將會帶著大家使用 Verilog HDL 來設計數位電路,並踏進 IC 設計的世界!不要懷疑,就是 IC 設計!

鐵人鍊成 | 共 30 篇文章 | 13 人訂閱 訂閱系列文 RSS系列文
DAY 1

Day 01: Verilog 前言

談到資訊領域的程式語言,相信大家一定都有聽過 C/C++, Python, Java 等語言,因為這些語言建構了現今的軟體世界!對於資訊領域的新鮮人來說,這幾個...

2023-09-11 ‧ 由 chmh0624 分享
DAY 2

Day 02: Verilog 設計思維

Verilog 是一個硬體描述語言,除了設計硬體之外,他也涵蓋了 C 語言等軟體設計特色。 因此 Verilog 的設計思維其實非常廣泛的,同一個電路,程式碼的...

2023-09-12 ‧ 由 chmh0624 分享
DAY 3

Day 03: Verilog 組織架構

Verilog 是由一個一個模組 (module) 堆疊起來的,而最上層的模組 (top module) 與 C 語言的主函式 (main function),...

2023-09-13 ‧ 由 chmh0624 分享
DAY 4

Day 04: Verilog 環境架設

不同的軟體支援不同的作業系統,因為我所使用的軟體都是免付費的,所以限制會稍多一點。但是找到可以被我們使用的環境才是我們的目的! Windows 寫完了 Veri...

2023-09-14 ‧ 由 chmh0624 分享
DAY 5

Day 05: 線路三兩事

既然 Verilog 是硬體描述語言,那麼其中的組成肯定不是單純的變數,如:整數、浮點數、字串等。Verilog 中最重要的變數是 wire ,翻成中文就是線路...

2023-09-15 ‧ 由 chmh0624 分享
DAY 6

Day 06: Vector 的出現

上一篇提到一條 wire 最多表示兩種數值,那麼如果要表示更多數值,我們需要使用 vector 。 Vector 是什麼呢?中文翻譯叫向量,但是向量可能沒那麼好...

2023-09-16 ‧ 由 chmh0624 分享
DAY 7

Day 07: 線路的拆與合

Vector 其實比我們想像的靈活,上一篇我們提到的 vector 在一開始就將線路綑綁完成了,那如果我們想要把線路拆解或是組合成更龐大的 vector 又該怎...

2023-09-17 ‧ 由 chmh0624 分享
DAY 8

Day 08: 第一個 Verilog 模組

介紹完了線路和線路的應用後,我們要開始組裝成模組囉! 但是在開始之前,我們要先認識模組的基本元件。 Port Port 的中文是端口,意思是說如果外部想要與模組...

2023-09-18 ‧ 由 chmh0624 分享
DAY 9

Day 09: 自製模組啟用!

宣告模組後,我們就可以開始使用它了!但是在那之前我們先來回顧之前提到的內建模組吧! 內建邏輯閘模組 我們曾經說過 Verilog 提供了邏輯閘的模組,例如:an...

2023-09-19 ‧ 由 chmh0624 分享
DAY 10

Day 10: BCD 加法器

簡單的模組觀念就先暫時說到這邊,我們先用之前所學的觀念來實作 BCD 加法器! BCD 是什麼? 數字的編碼方式其實有很多種,舉例來說,十進位是生活中常用的數字...

2023-09-20 ‧ 由 chmh0624 分享