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[simple-mips] writeback stage

verilog cpu
wtommy_fdgkhdkgh 2026-02-10 23:04:00 ‧ 724 瀏覽

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系列文章 : 使用 Verilog 實作 in-order CPU

wb-stage

wb-stage 負責

  • 選擇要將把什麼資料輸入到 regfile 裡面
  • 需要時，把資料 forward 給 ex-stage ( 例如發生 load-use data hazard 的時候 )

https://ithelp.ithome.com.tw/upload/images/20260210/20180992rGY07qHjNx.png

在 wb-stage 會用到

  • Mux_2to1

相關程式碼

Mux_2to1 #(.size(32)) mem_to_regfile

  • alu_result_i
    • ALU 計算出的結果
  • data_mem_i
    • 從 data_memory 讀取出來的資料
  • d_memtoreg_i
    • 選擇要使用哪一個當作給 regfile 的資料
    • 0 : 選擇 alu_result_i，例如 add, addi 指令
    • 1 : 選擇 data_mem_i，例如 lw

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