小弟是Verilog新手，有項作業，已經完成前面除頻及去彈跳電路，前面除頻也是使用計數器的方式完成，但到了上數計數器卻一直有問題，想向各位大大請益，感謝！要到了實驗課才有板子可以測試，所以有寫testbench測試，照片依序為source、testbench、模擬電路、題目。是卡在題目的Up-Counter。
已邀請的邦友 {{ invite_list.length }}/5
verilog對我來說年代久遠..
我想問題應該是出在testbench 的RST訊號吧
你要把它負緣觸發後再回HIGH 1 -> 0 -> 1
才會將reg的BCD歸0並開始計數
iThome鐵人賽
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