本人最近在學Verilog
目前在寫一個2FF的同步器
以下是我寫的方式
但我以這個形式給助教看的時候，助教說必須要在裡面加上reset，
不然會有latch產生，可是latch不是只會發生在組合電路嗎?
上網似乎也沒有相關的解釋，想請問為甚麼以下寫法會有latch產生呢?
always@(posedge clk_a) begin
a1 <= in;
end
always@(posedge clk_b) begin
b1 <= a1;
out <= b1;
end
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