鐵人檔案
近期在學校剛修完數位電路相關課程，發覺這個領域的有趣之處，便在暑假期間著手研究 Verilog HDL。在30天的鐵人賽，我將會帶著大家使用 Verilog HDL 來設計數位電路，並踏進 IC 設計的世界！不要懷疑，就是 IC 設計！
Race Condition 中文翻譯為「競爭條件」。 這個問題非常常見，不只是在設計電路時出現，軟體設計時也會見到這個問題。稍微概述一下這個問題：當有兩個以上...
迴圈是程式設計中最為重要的一環，因為他可以根據我們的設定重複執行某一項事情。 Verilog 也不例外，他包含 while, for, repeat, fore...
不知道大家會不會好奇 begin, end 是做什麼的？只是單純要去區分各個區塊，就像是 C 語言的 { } 嗎？ 其實沒有那麼簡單！過去我們都是使用 Sequ...
Generate 是個很強大的語法。 在寫 Verilog 時，我最討厭的狀況是：(以 Pseudocode 表示) if (cond == True)...
關鍵字 parameter 我們已經在上一篇看過了！但是它的功用到底是什麼？ 我們先思考一個問題：下方是一個 4 bits Johnson Counter 的程...
之前提到的議題都是在更加彈性設計電路，今天我們要介紹的是讓設計者方便撰寫 Verilog 程式碼。在 C 語言中，我們常常看見 #define, #includ...
我們認識了數位電路設計的組合電路、循序電路，也學習了 Verilog 的語法和實際練習撰寫 Verilog 的程式碼。學習他們的最終目標到底是什麼？就是設計出...
在學習 Verilog 時，授課老師通常會要求學生將撰寫完畢的 Verilog 程式碼編譯並燒錄到 FPGA 板子上，也因此很多人對於 FPGA 的瞭解僅此而已...
AI 人工智慧是一個很龐大的領域，在這篇中，我們的重點會放在「類神經網路」。 類神經網路 模型建立類神經網路 (Neural Networks) 是達到人工...
這 30 篇的鐵人賽讓我學到很多 Verilog 的觀念，原本的我對於硬體設計只能說是一知半解，連最基本的硬體執行順序都不太清楚，但是這幾天的文章撰寫，我對於...
