[Day 01] Verilog E-1 難度丁的說明 - 序章說明 - iT 邦幫忙::一起幫忙解決難題，拯救 IT 人的一天

2022 iThome 鐵人賽

DAY 1

Software Development

超簡單的 Verilog 入門講解系列第 1 篇

[Day 01] Verilog E-1 難度丁的說明 - 序章說明

14th鐵人賽

北上提督 (RobinHsieh)

2022-09-14 16:03:20

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#開頭

您好~ 我是北上提督謝謝您們點進來看
這次的文章是非常入門的說明，大致上預計會講解 2~3個電路而已
我也是 Verilog 的丁提，但是既然開啟了這個副本，就來試圖攻略看看

由於筆者不小心撿到了一張 FPGA 的地圖，那我們就來完整將這張 E1 的地圖好好的攻略完成吧
事實上 Verilog 的最後目標應該是想好 IC 要怎麼發出訊號後，要怎麼繪製出想要的結果
也就是: 知道輸入/輸出的訊號 → 繪製出結果
但是在這裡的入門階段，大致上是反過來，看好已經繪製的電路圖，我們將其轉成 Verilog

Verilog雖然語法很像 C++ 但是我覺得更像是繪圖工具，就像是訊號的航道與路線依樣
麻~ 明天再開始吧
マルヒトマルマル。うん、そう。時報ってやつね。今日はあたしがやってあげるよー

[Day 02] Verilog E-1 難度丁的裝備設定 - 主要的幾個電路符號

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