#開頭
您好~ 我是北上提督 謝謝您們點進來看
這次的文章是非常入門的說明,大致上預計會講解 2~3個電路而已
我也是 Verilog 的丁提,但是既然開啟了這個副本,就來試圖攻略看看
由於筆者不小心撿到了一張 FPGA 的地圖,那我們就來完整將這張 E1 的地圖好好的攻略完成吧
事實上 Verilog 的最後目標應該是想好 IC 要怎麼發出訊號後,要怎麼繪製出想要的結果
也就是: 知道輸入/輸出的訊號 → 繪製出結果
但是在這裡的入門階段,大致上是反過來,看好已經繪製的電路圖,我們將其轉成 Verilog
Verilog雖然語法很像 C++ 但是我覺得更像是 繪圖工具,就像是訊號的航道與路線依樣
麻~ 明天再開始吧
マルヒトマルマル。うん、そう。時報ってやつね。今日はあたしがやってあげるよー