技術 【Day16】TestBench 的撰寫技巧

透過 Verilog 完成一個具有特定功能的電路後，並不代表你的工作已經完成了，TestBench(tb) 在電路設計中也是一個非常重要的環節，往往驗證電路所...

技術 Day 26: Compiler Directive

之前提到的議題都是在更加彈性設計電路，今天我們要介紹的是讓設計者方便撰寫 Verilog 程式碼。在 C 語言中，我們常常看見 #define, #includ...