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DAY 19
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超簡單的 Verilog 入門講解系列 第 19 篇

[Day 19] Verilog E-1 難度丁 P2海域的解謎4 - Rs232訊號協議(列出狀態表1)

14th鐵人賽
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題目: Rs232的訊號，鮑率我們就設定 115200 ，clk速度 24MHz

現在來寫狀態列表:
就是 reg 的 Case 的狀態分為

https://ithelp.ithome.com.tw/upload/images/20221002/201358625MecEyU0zC.png

我們先要想要怎麼分圖

我們收到的資料是:

https://ithelp.ithome.com.tw/upload/images/20221002/20135862ItEXzbZ0bj.png

我們先看看，要怎麼取中間的資料
我們總共要取
https://ithelp.ithome.com.tw/upload/images/20221002/20135862PDgQz47EL1.png

但是害怕資料其實每有這麼漂亮，可能資料有延遲:

https://ithelp.ithome.com.tw/upload/images/20221002/20135862kRkR6Vi0u4.png

延遲圖概念就是 Data input ，但是實際是 Delay之後的事情如圖
Data input Delay之後才輸出資料
https://ithelp.ithome.com.tw/upload/images/20221002/20135862WtCuGD1qMp.png

所以我們用要取資料為了保險，就取資料的中間
https://ithelp.ithome.com.tw/upload/images/20221002/20135862gRmYweqVZU.png

所以實際的取直方式是:
Data input 要取得第一個資料點是 1.5個 bin 大小
https://ithelp.ithome.com.tw/upload/images/20221006/20135862ZnCpzkdrWe.png

因此我們分析實際要拿的位置:
https://ithelp.ithome.com.tw/upload/images/20221006/20135862tOPMUj3BBO.png

最後我們資料: 列出的case表
https://ithelp.ithome.com.tw/upload/images/20221002/20135862ROg9ZgwN8u.png


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    [Day 30] Verilog E-1 難度丁 - P2 結尾
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