技術 Day 07: 線路的拆與合

Vector 其實比我們想像的靈活，上一篇我們提到的 vector 在一開始就將線路綑綁完成了，那如果我們想要把線路拆解或是組合成更龐大的 vector 又該怎...

技術 Day 05: 線路三兩事

既然 Verilog 是硬體描述語言，那麼其中的組成肯定不是單純的變數，如：整數、浮點數、字串等。Verilog 中最重要的變數是 wire ，翻成中文就是線路...