緣起

大家好，我是 hydai（讀作海帶），上學期是我第一次接觸到 Verilog 這個語言以及讓人又愛又恨的 FPGA 板，這是個無底的大坑，是沉迷不止的追求與跌入。
我一直記得，從開始詢問課程起，學長姐總是說：「大二會遇到 Verilog + FPGA 板，那根本不該是人寫的」、「出現 Bug 神難找，如果助教太弱，你就自求多福」、「 FPGA 板燒很久啦，有時候板子壞了你也不知道，還以為是 Code 寫爛」......
諸如此類，讓人心生恐懼的話語，害的我一直以為這是非常可怕且不友善的東西，直到我實際寫了他、在學期間好好的跟他泡茶聊天，才真正瞭解到其實他沒那麼嚇人，還算是挺可愛的（笑）

有了這樣的邂逅，我也發現身邊有些朋友或是剛接觸的人都會對他有莫名的恐懼。我想，如果能把一學期以來接觸的部分（大概也只能算是初學的層級）分享給大家，把一些自己撞過的牆、跌過的坑都記錄下來。或許可以減少他的學習難度，讓更多的朋友能夠有機會不再對他恐懼，甚至進而愛上他就更好了！
因此我決定要用這 30 天的壓力來寫下上學期以來的愛恨情仇，也是對自己學習歷程有個記錄。

大綱

目前的規劃如下：

1. 緣起與大綱

2. Verilog 的雜談

3. 說好的環境設定呢？

4. 結構到底是圓的、扁的、還是高的？

5. 第一個 module 與宣告型別

6. 什麼是 Gate level ? 可以吃嗎？

7. 變數 OAO QAQ OAQ QAO 的迷惑大戰

8. 常在你身旁（誤，always block 來啦）

9. To be or not to be
   [*]... 一個 if-else 的概念

10. RTL vs Gate level - MUX 醬的兩種樣子

11. 誰來驗證？考核的 testbench 桑

12. Day12 以後待補

恩...果然再怎麼擬定總是會有變數出現呢！於是暫時先放上前十一天的進度，希望能順利呀ＸＤ
謎之聲：聽說進度就好像是不可及的夢想，從來沒準過（誤）

hydai