主角介紹

Verilog 是一個硬體描述語言，白話一點來講就是可以用一些語法來呈現一個硬體的結構。透過一層層抽象的方式，讓我們不用再回到用基本邏輯單元來湊東西。

比如說，以前可能要用 AND, OR, NOT, XOR 等來拼湊加法器，現在只要寫上 + 就可以完成這個目標。也可以把同樣的東西模組化，要使用同樣或類似功能的時候直接複製一份即可。更甚至是可以對其做一些模擬與測試，能夠有效地減少開發的困難度。這大概就是這語言之所以被發明的原因。

Verilog 的前生今世

俗話說的好，要了解一個人，就要了解他的過去。因此，我們今天就來好好的探討一下 Verilog 的歷史吧！

大事年表開始囉～

• 1983年，Philip Moorby 讓 Verilog 誕生了！
• 1984~1992年， Verilog 開始走紅
• 1993年，越來越多人願意支持 Verilog （人氣繼續上昇中）
• 1995年，IEEE 發佈了 Verilog-1995 的規範（開始爆棚啦）
• 2001年，IEEE 發佈了 Verilog-2001 ，開始越來越多方便的語法了
• 2005年，出現了 SystemVerilog ，一個驗證能力更強大的孿生子

雖然說有些 SystemVerilog 的特性我很喜歡，不過這系列主要還是注目在 Verilog 醬啦！所以就幾乎不會談到 SystemVerilog 。

我覺得真的要比較 SystemVerilog & Verilog 的話，他們間的關係比較像是 C++ & C 之間錯綜複雜的纏綿吧？！不過 C & Verilog 相比就有蠻大的差異了，對比 C 語言會照著順序執行下來的流程不太一樣， Verilog 比較像是平行程式，開關一開，所有的零件就動了，有些的狀態還會跟時間（clock）有關。雖然說感覺起來像是在寫程式，但本質裡還是一個硬體的表述。

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我是 hydai，今天的字數還是衝不太起來呢！果然講到歷史還是沒那麼起勁呀ＯＴＺ

明天就會正式切入主題了，看來這個週末該來好好衝刺一發了ＸＤ