技術 【Day16】TestBench 的撰寫技巧

透過 Verilog 完成一個具有特定功能的電路後，並不代表你的工作已經完成了，TestBench(tb) 在電路設計中也是一個非常重要的環節，往往驗證電路所...

技術 Day 11: 初探 Testbench

完成了一個模組後，要怎麼知道他的正確性？ 第一步就是編譯檔案，編譯器會告訴你這份檔案是否有語法錯誤，或是其他能檢查出的錯誤。但是編譯成功代表這個模組 100%...

技術 Day 12: Testbench 新天地

我們來介紹另一種測試方式！ Verilog 提供了一系列的指令，讓我們能與系統溝通 (System Task) ，如上一篇使用過的 $dumpfile(), $...

技術 [Day 06] Simulation with Icarus Verilog

前面的篇幅大致說明了基本的 Verilog 語法，如果想要認識更多內容可以參考筆者寫的 數位IC起手式 ，裡面記載我在學習 Verilog 的學習過程和思路，相...