今天是Verilog 從放棄到有趣這一系列的最後一天發文，這三十天說長不長，說短不短，每天總是在想還有甚麼可以分享，想到甚麼就寫甚麼，畢竟verilog這語言要講真的講不完，除了介紹語言本身，還牽扯到VLSI設計，其中又有些是我還沒碰熟的東西也不敢亂分享，所以後面幾篇當中就屬於淺談基本的概念，各個都是大學問，所以在這一系列的最後一天，我想整理這一系列連結並做一個整理以及回頭看看我這三十天當中有沒有筆誤或者是說不好的地方，並在加以補充或更正。

首先，如果你還是一個連verilog是甚麼都不知道的人，可以先來看看第一篇
什麼是verilog?

工具使用說明及下載:
tool安裝

語法相關:
verilog 基本宣告
if．．else & case
for loop
表示式以及運算元
generate

模擬電路的行為正確性:
testbench 1/3
testbench 2/3
testbench 3/3

令人頭痛的運作模式:
always block運作
組合邏輯電路
循序邏輯電路
blocking
nonblocking

如何培養好的verilog coding style
Coding Style 1/2
Coding Style 2/2
有限狀態機1/2
有限狀態機2/2

一些我想分享的電路應用
泡沫排序法
插入排序法
BCD計數器
用verilog實作矩陣相乘

淺談Verilog相關問題
何謂Latch?
淺談FPGA design flow
Timing Problem
用Pipeline解決Timing Violation
FPGA vs ASIC

來做個總結囉，這一系列分享下來，其實也幫助我導正許多問題，也是自我學習的一種方式，也告訴我這第三十天不是結束，而是另一個開始，這三十篇文章會不定時的維護，若有發現一些相關且有趣的文章我也會繼續分享下去，也歡迎有問題的人可以站內信喔，自己學verilog也只不過一年半的時間，深知剛接觸時的恐慌，也當過助教，了解學生寫verilog的痛苦，一旦寫得有心得，就會覺得頗有趣的，希望這一列的文章可以幫助更多人對verilog初步的了解，並不抗拒這套語言，無論是以後靠verilog吃飯的人或者是只是想過必修學分的同學，那麼，下次見囉~